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BeitragVerfasst: 30 Jul 2002 11:28 
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Schaut euch das mal an: http://www.eetimes.com/semi/news/OEG20020729S0032 !

Also, wenn ich das richtig verstehe, dann soll der XP4 von Trident ein TBR sein, oder? Wäre nicht schlecht, dann hätten wir endlich einen DX8.1-Chip mit TBR :)!
Könnte da nicht PowerVR ihre Finger im Spiel haben (wie einige im 3DCenter-Forum schon spekuliert haben)? Schließlich kämen die Specs des XP4 den (spekulierten) Specs des STG5500 doch verdammt nahe !

Kommt der "KyroIII" also vielleicht doch noch?

Naja egal ob Trident zusammen mit PowerVR oder Trident alleine, ein DX8.1-Chip mit TBR ist sicher ein Blick wert! Wenn die Treiber und Performance stimmen, dann hole ich mir den vielleicht :)!

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BeitragVerfasst: 30 Jul 2002 18:29 
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Hmm klingt vielversprechend, vor allem wenn sie den angepeilten Preis einhalten können.
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BeitragVerfasst: 30 Jul 2002 19:52 
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nein, da glaube ich nicht daran. Erstens ist das was da kommt eher lowcost, das passt nicht zu der langen entwicklungszeit für die neue Serie.
Und zweitens ist der trident-chip schon zu lange angekündigt, PowerVR verhandelt aber anscheinend immer noch. Zudem wäre dann mit der vorstellung des neuen chips auch ein neuer partner genannt worden...


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BeitragVerfasst: 30 Jul 2002 19:53 
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Das hat sicher nichts mit PowerVR zu tun und auch nicht mit K3. Dort geht es sehr viel eher um Talisman, welches Trident 1997 von Microsoft für glaube ich 250.000 $ lizensiert hat.
Lest die News von deferred Power und die zugehörigen Links!

:smile:
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Loewe

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Zuletzt geändert von Loewe am 30 Jul 2002 19:54, insgesamt 1-mal geändert.

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BeitragVerfasst: 31 Jul 2002 09:16 
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In der News steht, es handle sich um einen TBR, der aber nicht deferred arbeitet. Insofern wäre Radeon oder GeForce4 auch ein TBR, wenn auch nicht ganz so TBR-ig wie Talisman. In gewissen Ansätzen nutzt auch Voodoo1 Kacheln. Das Wort "TBR" alleine sagt wenig, wichtig ist, ob vorgezogenes HSR (bzw. verzögertes Rendering) gemacht wird.

Mit den 30.000 Transistoren sind wohl eher 30.000.000 gemeint?

Wie genau ist das mit DX8.1 gemeint? Für DX8.1 reichen jedenfalls VertexShader 1.1 und PixelShader 1.2 aus.
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Zuletzt geändert von aths am 31 Jul 2002 09:23, insgesamt 1-mal geändert.

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BeitragVerfasst: 31 Jul 2002 09:55 
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@aths: Soweit ich das verstanden habe nutzt Talisman HSR!

@all: Also ich bin jedenfalls auf den XP4 gespannt ! Und von PowerVR hören wir sicher auch wieder nur wann das ist weiß ich auch nicht!
Das Problem ist, wenn niemand den Kyro3 (Serie 4) bauen will, dann muss ich eh zu einem anderen Hersteller greifen und dann lieber einen TBR als sonst irgendwas (vorausgeetzt der TBR hat gute Treiber und Performance)! Ich hoffe spätestens Anfang nächsten Jahres kommt PowerVR mit neuem Partner und Serie5 zurück und dann bin ich wieder bei PowerVR dabei! Der XP4 soll eh nur um die 100$ kosten wie bei EE Times steht !

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PS: Eine Sorge habe ich aber: Gibt es Linux-Treiber von Trident?
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BeitragVerfasst: 31 Jul 2002 11:17 
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Für Blade 3D und Blade XP auf jeden Fall, also stehen imho die Chancen für den XP4 auch gut...
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cu

Stefan

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BeitragVerfasst: 31 Jul 2002 18:06 
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Naja, ich weiss zwar nicht was das hier bedeuten soll, aber schaut'S euch mal an:

Alle drei Grafikcontroller sind AGP-4x-kompatibel, werden im 0,13-Mikron-Prozess hergestellt und sollen schon jetzt mit Microsofts DirectX-9-Beta-Version arbeiten.

(von chip.de)

Soll das bedeuten dass der DX 9 features hat, oder dass der MIT DX 9 läuft, das wäre nähmlich nichts tolles ...
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BeitragVerfasst: 31 Jul 2002 18:09 
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Zitat:
Original von aths:
In der News steht, es handle sich um einen TBR, der aber nicht deferred arbeitet. Insofern wäre Radeon oder GeForce4 auch ein TBR, wenn auch nicht ganz so TBR-ig wie Talisman. In gewissen Ansätzen nutzt auch Voodoo1 Kacheln. Das Wort "TBR" alleine sagt wenig, wichtig ist, ob vorgezogenes HSR (bzw. verzögertes Rendering) gemacht wird.

Das ist natürlich richtig aber auch nicht wirklich. Der Begriff TBR wird landläufig für Chips verwendet die die Szene in kleine Kacheln zerlegen und diese Kacheln dann zumeist vollständig chipintern abarbeiten. diese Chips können grundsätzlich genauso wie fast alle anderen IMRs sein, die Szene also Polygon für Polygon abarbeiten.

Zum deferred Rendering wird bei Trident nichts gesagt. Für die Polygone eines Layers wird ein ganz normaler Tiefentest mit internem Z-Buffer durchgeführt. Durch das Vorsortieren in den Layern wird dieser Tiefentest aber nur noch für einen Bruchteil der Polygone benötigt, da ja alle Polygone eines hinter dem aktuellen Layer liegenden Layers nicht berücksichtigt werden müssen, wenn der aktuelle Layer nicht durchsichtig ist.
Auch steckt hier noch ein Vorteil, den PowerVR nach PCX1/2 aufgegeben haben. Da ja wirklich in der Regel an einer Szene für das nächste Bild nicht viel geändert wird, können wohl häufig ganze Layer unberührt bleiben und brauchen mehrere Bilder lang nicht neu berechnet werden. Bei echtzeit Beleuchtung wie bei Doom3 o.ä. dürfte das aber keinen Vorteil mehr bringen.
Zitat:
Mit den 30.000 Transistoren sind wohl eher 30.000.000 gemeint?

Danke, habe ich korrigiert!
Zitat:
Wie genau ist das mit DX8.1 gemeint? Für DX8.1 reichen jedenfalls VertexShader 1.1 und PixelShader 1.2 aus.

Kann ich nicht sagen, ich kenne auch nur die Aussagen von Trident!


:smile:
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BeitragVerfasst: 01 Aug 2002 06:04 
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Zitat:
Original von Loewe:
Das ist natürlich richtig aber auch nicht wirklich. Der Begriff TBR wird landläufig für Chips verwendet die die Szene in kleine Kacheln zerlegen und diese Kacheln dann zumeist vollständig chipintern abarbeiten. diese Chips können grundsätzlich genauso wie fast alle anderen IMRs sein, die Szene also Polygon für Polygon abarbeiten.
Ich kann jetzt den entscheidenen Vorteil von TBR nicht sehen. Wenn ein Tile komplett onchip bearbeitet wird, ist das natürlich zunächst mal gut. Nachteilhaft ist allerdings, dass z.B. Geometrie-Arbeit erforderlich ist für Dreiecks-"Bruchstücke" z.B. Transparenz-Effekte werden immer wichtiger, womit deferred Rendering an Effizienzgewinn verliert. Radeon und GeForce4 unterteilen zumindest den Z-Buffer in Tiles und sparen so auch eine Menge. Wenn TBR richtig was bringen soll, führt kein Weg an deferred Rendering vorbei, doch davon war ja wie gesagt nichts zu lesen. So halte ich das mit dem TBR zunächst mal für Marketing. Ob es mit dem Effizienzsteigerungs-Bündel einer Radoen8500, GeForce4 oder gar Radeon9700 mithalten kann, bezweilfe ich zunächst.
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BeitragVerfasst: 02 Aug 2002 14:31 
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Zitat:
Original von aths:
Ich kann jetzt den entscheidenen Vorteil von TBR nicht sehen. Wenn ein Tile komplett onchip bearbeitet wird, ist das natürlich zunächst mal gut. Nachteilhaft ist allerdings, dass z.B. Geometrie-Arbeit erforderlich ist für Dreiecks-"Bruchstücke" z.B. Transparenz-Effekte werden immer wichtiger, womit deferred Rendering an Effizienzgewinn verliert. Radeon und GeForce4 unterteilen zumindest den Z-Buffer in Tiles und sparen so auch eine Menge. Wenn TBR richtig was bringen soll, führt kein Weg an deferred Rendering vorbei, doch davon war ja wie gesagt nichts zu lesen. So halte ich das mit dem TBR zunächst mal für Marketing. Ob es mit dem Effizienzsteigerungs-Bündel einer Radoen8500, GeForce4 oder gar Radeon9700 mithalten kann, bezweilfe ich zunächst.


Ich stimme dir weitgehend zu, deshalb heißt die Site ja auch deferred Power und nichts mit Tile. :)

Aber trotzdem bietet TBR schon große Möglichkeiten im Bereich Bandbreite. Durch die onchip Abarbeitung wird schon viel Bandbreite eingespart, der näcshte echte Gewinn kommt dann beim Schreiben in den Framebuffer. Die Bandbreite wird hier da der Tile ja immer komplet geschreiben wird zu 100% genutzt, IMRs müssen dafür Dinge wie Lightspeed u.a. entwickeln.
Bei Talisman ging es ja auch vor allem um Bandbreite und da ist doch schon einges geschehen seit den ersten Ideen zu Talisman.
Von der Sache her ist es aber wie du sagst, ich möchte deinen Satz nur umdrehen:
Der große Vorteil eines deferred Renderes ist es, das er Tile based arbeiten kann, bei IMR halte ich alleiniges TBR nicht für sehr sinnvoll.


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Loewe

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Zuletzt geändert von Loewe am 02 Aug 2002 14:31, insgesamt 1-mal geändert.

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BeitragVerfasst: 05 Aug 2002 13:42 
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Tridents XP4 doch kein TBR ;(?

Zumindest laut Anandtech:

Zitat:
"The XP4 has long been rumored to be a tile-based rendering solution like STMicro's Kyro II and as intriguing as deferred rendering technologies are, you won't find any such technology in the XP4. Instead, the XP4 is a conventional immediate-mode renderer like the GeForce4 or Radeon 9700 but with a tile- based rasterization engine. All this means is that the XP4 uses a tile-based algorithm for storing pixels in its frame buffer; so instead of writing lines of pixel data to the frame buffer the XP4 writes the data in blocks/tiles. The XP4's tile-based rasterizer is much like Intel's 845G graphics core in this respect, and the main reason behind it is to optimize for the XP4's internal caches. The end result is improved memory bandwidth efficiency, which helps tremendously considering that the XP4 has no real occlusion culling technology."


Der ganze XP4-Artikel: http://www.anandtech.com/video/showdoc.html?i=1673&p=1 !

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BeitragVerfasst: 05 Aug 2002 14:03 
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Alte Kleider in neuem Gewand...
Wie schon oben erwähnt hängt es von der Definition "TBR" ab, ob man einen Chip als solchen definieren kann.
Laut der landläufigen Defintion eines "TBR" (TBR + deferred renderer) sind und bleiben PowerVR Chips bislang die einzigen zur Serienreife gelangten und im Alltag bewährten "TBR" Chips.

--
Mfg
Axel
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BeitragVerfasst: 05 Aug 2002 18:16 
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Echtes deferred Rendering ist halt nicht so ganz tirvial.
Du must immer von der polygonbasieten Abarbeitung weg, womit du irgend so etwas wie eine Displayliste am Hals hast, die muss auch erstmal schnell und effektiv verwaltet werden. Solltest du das im Griff haben, kommt das wirkliche occlusion culling, also die Berechnung der sichtbaren Pixel. Die dafür notwendigen Algorithmen mußt du erstmal entwickeln, nicht das es grundsätzlich ein problem wäre Durchstoßpunkte einer Scanlinie mit Ebenen zu bestimmen, kann jedes "Schulkind" in Klasse 12/13, es soll auch schnell gehen. Bei PowerVR wird ein "Durchstoßpunkt" je Scanline in einem Takt berechnet und da sie 32 Scanlines gleichzeitig abarbeiten somit 32 Pixel je Takt!

Solltest du alles im Griff haben, bleiben noch die Inkompatibilitäten zu IRs, denn du bist die Ausnahme und musst dich anpassen!
Das alles jetzt bitte mit wenigen Transistoren und noch wirklich schnell, wir wollen doch keine Krücke kaufen.

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